existe-t-il un programme gratuit qui peut analyser une collection de fichiers VHDL et créer un diagramme de bloc d'eux?
Je cherche davantage pour un programme qui construira une image de diagramme de blocs pour accéder à la documentation de la hiérarchie, semblable à la manière dont Javadoc construit un diagramme de classe après l'analyse de la documentation d'une série de classes.
5 Réponses :
Le quartus d'Altera peut compiler VHDL et vous fournir les blocs schématiques de niveau supérieur, représentant les signaux VHDL. Idem avec Xilinx Ise. Son logiciel non open source, mais il est libre de télécharger et d'utiliser.
Juste curieux, mais vous n'arriveriez pas à savoir où cela se trouve en Ise.
Dans Xilinx ISE: En cas de "mode de mise en oeuvre" (sélectionnable à partir de la liste déroulante au-dessus de la hiérarchie), l'un des sous-tâches de processus de synthèse est "Afficher les schémas RTL". Toutefois, cela ne montre pas la structure d'origine des entités VHDL, il montre la synthèse résultant de la forme de schémas. Cela signifie que certaines entités sont remplacées / mises en œuvre avec des cellules FPGA reconnues et, en tant que telles, elles ne sont pas utilisables pour la documentation.
Il n'y a rien de source ouverte de toute façon. Un moment de retour, j'ai cherché quelque chose de similaire pour les conceptions de Verilog sans succès.
Le concepteur HDL du mentor est à cette fin, mais Ce n'est pas gratuit, bien que vous puissiez probablement obtenir une version étudiante à prix réduit.
Comme Thetrus noté Quartus a également un spectateur RTL, mais la qualité des diagrammes produites par elle est assez mauvaise - vous ne pouvez pas vraiment les utiliser pour la documentation. Ils sont particulièrement utiles pour attraper des bugs de synthèse.
Synplify Pro et Synplify PREMIER dispose d'une visionneuse RTL et est mon programme préféré de ceux que j'ai vus. J'ai également vu RTL Vieilleurs dans Xilinx Ise, Altera's Quartus et Mentor's HDL Designer.
Travaux HDL dans Ede Pays-Bas a une facilité similaire à celle du concepteur HDL de Mentor Mais beaucoup plus agile et beaucoup moins cher, j'ai utilisé les deux. Sur les deux, la facilité est beaucoup plus facile à aller avec et à entretenir de mon expérience. J'ai trouvé l'outil de mentor difficile à utiliser et instable mais je suppose que cela a depuis été amélioré. La facilité est beaucoup plus intuitive et l'accent est mis sur le code et moins sur l'utilisation des outils. Contrairement aux outils post-synthèse de Xilinx, Synopsys et d'autres personnes, l'outil Travaux HDL et le concepteur HDL Mentor sont la pré-synthèse. Un outil quelque peu intermédiaire entre Pre et Post est SIGASI. J'ai vu mais je n'ai pas encore utilisé ce dernier. Il semble prometteur. Liens: https://www.hdlworks.com/products/ease/index.htmlled/a >
Ce 9! La question de l'année a été fermée pour une bonne raison. L'OP demande à un outil gratuit et les gens commencent à pousser des produits commerciaux. Entre temps, la question n'est plus pertinente que les fournisseurs de FPGA incluent ces outils dans leur logiciel de conception: par exemple Xilinx IP-Integrator.