J'ai vu le Verilog suivant si le code de la déclaration. Voulait savoir quel est le sens / but de "|" et "&" avant le dl et dl_n? Quelqu'un genre d'expliquer? Ou quel est le mot clé que je devrais rechercher de Google pour cela?
3 Réponses :
Ce sont les opérateurs réduction des . | VAL est une réduction ou et & val est une réduction et.
Celles-ci sont appelées Opérateurs de réduction dans Verilog.
Voici les opérateurs de réduction: P> | code> est utilisé comme un ou code>, et le et code> utilisé comme un et code>. p> | Operator| Type |
|_________|_________|
| & | And |
| ~& | Nand |
| | | Or |
| ~| | Nor |
| ^ | Xor |
| ~^ | Xnor |
|_________|_________|
Opérateurs de réduction:
Néanmoins, ne confondez pas avec "&&" comme c'est un local et. En outre, la réduction doit être juste à côté de la variable, si elle est positionnée entre deux variables telles que "A & B", il s'agit d'une opération bit-sage, un exemple: P>
wire c = &a ^ |b; /* The value of a has an AND reduction, b an OR reduction, and the results of those reductions takes a bit wise XOR operation between them, this assigned to c.*/
Voici un bon exemple de Opérateurs de réduction .