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Est-il possible d'avoir deux instances avoir le même nom dans la Netlist?

est-il possible d'avoir deux flops / tout autre cas avoir le même nom dans la netlist?

Considérant qu'il n'y a pas de hiérarchie, disons que j'ai une conception d'instances de 10 m et qu'il existe un flop appelé FOO, est-il possible qu'un autre flop ait le même nom 'foo'?

verilog system-verilog vlsi netlist

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Est-ce une confusion hypothétique, ou une tentative de comprendre quelque chose de spécifique que vous observez ou que vous souhaitez atteindre? Comme il se trouve, nous ne pouvons deviner qu'à ce que vous demandez.

@Seanhoulhane, je pensais que c'est une question directe sur laquelle pouvons-nous avoir deux identifiants de même nom en Netlist ou non, par hasard?

Je répète, c'est-à-dire une expérience de pensée, ou une réaction au monde réel. Si vous partagez votre contexte, nous pouvons peut-être voir un malentendu. N'oubliez pas que nous ne savons rien de votre expérience ou de votre expérience. Tout le monde en témoigne: «Pourquoi pose-t-il cette question, tout le monde peut deviner la réponse n'est pas»

3 Réponses :

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non. Dans une seule portée, vous ne pouvez pas réutiliser le même identifiant à un autre but,

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Même avec clonage?

Il n'y a pas d'opérateur de clonage sur SystemVerilog.

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Comme Dave dit, non. Mais si vous aviez des cas de 10 m, vous n'auriez pas codé cela manuellement, votre synthétiseur logique aurait. Et il ne produira pas une netlist illégal.

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La seule façon dont votre question est logique de considérer un gros fichier Verilog - évidemment, ici, il ne peut y avoir plus d'un reg / logique avec le nom foo . Ceci est fondamental pour les règles de scopage Verilog.

S'il y a une itération ou une portée locale de toute forme dans votre conception, le processus d'élaboration construira une forme d'hiérarchie pour gérer cette itération. Si vous aplaticez la netlist résultant (par défaut ou la conception), chaque élément obtiendra un identifiant unique abstrait (N1, N2, N3 ...) ou être pré / post fixé avec certaines informations héritachiques (GEN_1_FOO, GEN_2_FOO .. .).

Après la génération de Netlist, il peut être non trivial de relier un flop spécifique à sa source syntaxique dans le Verilog - mais vous l'avez apporté sur vous-même par le manque d'héritière et de structure dans la conception.



                                                                    
                                    
                                    
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