Questions et réponses pour le system-verilog :

SystemVerilog est un langage unifié de conception, de spécification et de vérification de matériel basé sur des extensions de Verilog.

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Verilog se développe chaque bit n fois

Je veux développer chaque bit n fois. Par exemple, logic [63 : 0] x; logic [511 : 0] y; genvar i; for (i = 0; i < 64; i = i + 1) begin always_comb begin y[(i + 1) * 8 - ...

verilog system-verilog

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Diviser un verilog genvar

Je construis donc un arbre dans Verilog. L'arbre assignera l'élément j du niveau i au plus petit de [j, j + 1] du niveau i + 1. Le problème ici est que je ne suis pas s&uc ...

verilog system-verilog

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Est-il possible d'avoir deux instances avoir le même nom dans la Netlist?

est-il possible d'avoir deux flops / tout autre cas avoir le même nom dans la netlist? Considérant qu'il n'y a pas de hiérarchie, disons que j'ai une conception d'in ...

verilog system-verilog vlsi netlist

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Type de classe dans le système Verilog qui ne peut pas être construit et étendu en tant que classe

J'ai créé la classe System Verilog avec mot clé virtuel. Après avoir ajouté le mot-clé virtuel sous forme de préfixe en classe ABC, il devient une ...

oop abstract-class system-verilog subclass

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