Verilog est un langage de description de matériel (HDL) utilisé pour modéliser des systèmes électroniques. Il est le plus couramment utilisé dans la conception, la vérification et la mise en œuvre de puces logiques numériques.
Je veux développer chaque bit n fois.
Par exemple, logic [63 : 0] x;
logic [511 : 0] y;
genvar i;
for (i = 0; i < 64; i = i + 1) begin
always_comb begin
y[(i + 1) * 8 - ...
Je construis donc un arbre dans Verilog. L'arbre assignera l'élément j du niveau i au plus petit de [j, j + 1] du niveau i + 1. Le problème ici est que je ne suis pas s&uc ...
Je veux faire fonctionner une testeuse de manière séquentielle. Ce que je m'attendais à exécuter AES_Input au début et après sa fin, le deuxième mo ...
J'ai vu le Verilog suivant si le code de la déclaration. Voulait savoir quel est le sens / but de "|" et "&" avant le dl et dl_n? Quelqu'un genre d'expliquer? Ou quel est le mot clé ...
